SPI 开启 DMA 后仍慢，怎样分开传输与准备开销
DMA减少CPU搬运负担，但事务准备、缓冲拷贝、对齐处理和回调仍会耗时。应同时测片选占线与应用总时间，确认瓶颈在哪一层。
本文以公开公式与合成输入分析工程决策，由器赋开物编辑整理，AI 辅助撰写，未用真实硬件完成下述测试。数值用于复算，现场验收应另填测量记录。
这次要解决什么问题？
示例64byte载荷在8MHz下很短，若每事务还有30μs准备与等待，DMA未必带来显著吞吐提升。这里用间隙近似事务外开销，不声称驱动固定耗时就是30μs。
先把输入和单位列清楚
打开SPI 事务时间与吞吐预算工具，可先用工具默认值熟悉字段，再按下表改为本文场景。
| 输入项目 | 教学输入 | 单位 |
|---|---|---|
| SPI 时钟 | 8 | MHz |
| 载荷长度 | 64 | byte |
| 命令阶段 | 8 | bit |
| 地址阶段 | 24 | bit |
| dummy时钟数 | 0 | cycle |
| 每事务额外间隙 | 30 | μs |
这里的数值是明确设定的数学样例，不代表任何具体板卡、仪器或客户项目的实测数据。参数若来自你的设备，应同时记录料号、工作模式与取得方式。
按公式复算，可以得到什么？
t线 = (命令位 + 地址位 + dummy周期 + 8 × 载荷字节) / fSCLK
| 计算项目 | 模型输出 | 单位 |
|---|---|---|
| 单事务占线时间 | 68 | μs |
| 含间隙的事务周期 | 98 | μs |
| 单向有效载荷速度 | 653061.22449 | byte/s |
下载本场景输入、公式与结果 JSON。附件保留未四舍五入的模型数值，并以空的实测栏区分预测与测量；上表只为便于阅读作显示舍入。
怎样一步步核对？
记录提交前、完成后时间，并同步抓取CS和SCLK。将波形算出的占线时间从总时间中分离，分别比较大包、小包及不同缓冲布局。确认是否发生临时复制，是否等待另一个设备，以及API是同步等待还是异步排队。
哪些误读会让结论失效？
只在提交函数周围打时间戳，会在异步模式下把“排入队列”误当完成。为求零拷贝而使用不符合驱动要求的缓冲，可能引入数据错误，不能以性能目标替代内存约束。
达到什么条件才算核验完成？
测试表保留包长、缓冲位置、DMA配置和完成事件，数据正确性先通过。性能结论分别说明CPU占用与总线吞吐，避免把其中一个改善推断为另一个也改善。
模型覆盖到哪里？
不用于Dual、Quad、Octal或DDR模式，不包含设备busy等待、DMA建链、内存复制和多设备争用的自动模型。间隙值需要由真实事务测量补充。
公式与参数定义参考乐鑫 SPI Master：事务与性能；本页的场景设计和合成算例用于帮助复查，不能由模型输出反推硬件已经合格。若当前设备或SDK版本与来源不同，应先核对对应手册。
继续解决相关问题
本文为公开资料整理，非亲测。关键参数与代码请结合实物与下列官方来源验证。
- 乐鑫 SPI Master：事务与性能 ↗
docs.espressif.com/projects/esp-idf/en/stable/esp32/api-reference/peripherals/spi_master.html